机顶盒硬件介绍

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技术文件名称：基顶盒硬件结构分析 技术文件编号： 版 本： 文件质量等级：

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深圳市中兴通讯股份有限公司

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目 录

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机顶盒硬件系统概述 ...................................................................................................................... 3 L108芯片接口 ............................................................................................................................ 4 2.1 2.2 2.2.1 2.2.2 2.2.3 2.2.4 2.2.5 2.2.6 2.2.7 2.2.8 2.2.9 2.2.10 2.2.11 2.2.12 3

L108构造简述 ................................................................................................................ 4 L108的接口信号描述 .................................................................................................... 5

L108的时钟恢复信号部分 ............................................................................... 5 L108的CPU时钟发生器部分 .......................................................................... 6 L108与外部MEPG-2音频视频解码器的接口部分 ....................................... 7 L108的JTAG测试端口部分 ............................................................................ 7 L108的自测试信号部分 ................................................................................... 7 串口信号部分 ......................................................................................................... 7 L108外部系统总线接口部分 ........................................................................... 9 L108并行接口及附加端口 ............................................................................. 10 I2C总线接口 ........................................................................................................ 11 图文电视接口 ....................................................................................................... 12 L108的智能卡接口部分 ................................................................................. 12 L108通用目的（GPIO）信号部分 ................................................................ 13

L005的信号描述 ...................................................................................................................... 13 3.1 3.2 3.2.1 3.2.2 3.2.3 3.2.4 3.2.5 3.2.6 3.2.7

L005功能介绍 .............................................................................................................. 13 L005信号具体描述 ...................................................................................................... 14

用户接口部分 ....................................................................................................... 14 视频音频PES流通道 .......................................................................................... 14 L005与视频编码器的接口部分...................................................................... 15 L005与音频转换器的接口 ............................................................................. 15 PLL接口............................................................................................................... 15 DRAM接口 .......................................................................................................... 16 SDRAM接口 ....................................................................................................... 16

4 5

视频编码器 .................................................................................................................................... 17 音频DAC转换器 ......................................................................................................................... 18

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1 机顶盒硬件系统概述

机顶盒，它是一个户内装置，它是把本地音频、视频设备和宽带网络连接在一起的接口设备。其主要作用就是从网络获取MPEG分组信号，并进行转换使其可以在模拟电视机进行显示。故其主要功能包括：MPEG-2解码功能、为模拟电视提供模拟接口输出、MPEG-2 PID选择功能及提供电子节目指南。

由于电缆的宽带特性以及可能的双向传输特性，机顶盒还可以向其它一些应用发展，如视频点播，因特网浏览，电子邮件等，因而将具有很好的应用潜力。 机顶盒的硬件构成有以下几个主要模块：

调谐器及QAM解调部分：实现将射频信号转换成MPEG-2传送流。

MPEG-2解码部分：实现对MPEG-2分组流进行解码，也即进行解压缩。对于传送流来说，还有多个MPEG-2节目流分接的实现。

视频编码部分：用来将解码后数据流处理成普通模拟电视可以接收的数据格式。

音频D/A转换部分：实现将解码后的音频数字流变成模拟量，给扬声器提供直接输入。 LSI Logic公司提供了实现机顶盒STB的一种系统方案。它提供套片形式。其主要芯片包括L108（关键器件，完成MPEG-2传送流的分接处理，内嵌MIPS CPU，实现对其它器件的控制）、L005（主要实现MPEG-2的解码）、ADV7175A（视频编码）和PCM1723（音频D/A转换），整个硬件构成如图1所示：

图1 机顶盒硬件构成原理图

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从图1中可以看出整个机顶盒数据处理过程及相应的硬件实现。

来自电缆的射频信号首先进入调谐器，主要对信号进行调谐，同时这部分的功能受L108控制，控制的实现通过I2C总线通信来实现的。

进入QAM解调器的信号通过QAM解调和一系列的纠错处理后变成了MPEG-2传送流。同样它被L108通过I2C总线来进行控制。

传送流进入L108将进行系统处理，包括对MPEG-2传送流的分接，MPEG-2流的解扰等。通过L108的处理，根据数据的特性将而流入不同的器件。由于L108是整个系统的主设备，它要控制许多芯片，同时是操作系统和用户软件运行的硬件平台，故内嵌MIPS CPU（CW4001），外接FLASH，用于存储系统启动和应用软件的数据。同时可外接DRAM，串口设备、并口设备和智能卡设备等。

进入到L005的仅是音频和视频PES流，系统流则进入挂在L108的DRAM。视频和音频PES流在L005里被解码，分别被处理成标准的CCIR601的视频输出数据和PCM-AUDIO音频数据。L005的用户接口通过与L108的外部系统总线相连，从而实现L108对L005的控制。

视频编码器ADV7175A将送入的CCIR-601的4：2：2的8位数据转换成标准的模拟基带电视信号。它支持NTSC和PAL两种格式输出。ADV7175A同时提供图文电视接口，可直接与L108的图文电视接口相连。L108可通过I2C总线对ADV7175A进行控制。

音频D/A转换器PCM1723将接收到的音频数字流转换成模拟流。 系统中还应有红外线遥控接收装置，以便实现红外线遥控。

2 L108芯片接口

2.1 L108构造简述

整个系统中的关键芯片是L108。L108是一个高度集成的机顶盒控制和通信芯片，它集成了许多电缆机顶盒或数字视频系统（DBS）所需要的逻辑功能。 L108主要包括下面几个组成部分： 一个MIPS CPU（CW4001）

一个完全符合MPEG-2传送流标准的分接器 多种外围接口

一个DRAM控制器

一个外部系统总线控制器

L108能够同时处理32个分组标志符（PID），其中包括音频、视频和一般用途数据服务。它还集成了符合DVB标准的解扰模块。它能与通道（CHANNEL）解码器直接相连。同时也能与MPEG-2解码器直接相连。从而使得整个机顶盒设计变得更加简化。而L108片内集成的解扰模块相应地提高了机顶盒的安全性。

L108通过PID处理单元来处理传送分组，使得系统的PES、PSI、SI和私用数据变得可用。它同时缓冲并传送音频和视频PES流到外部MPEG解码器。它能与L105或L005直接接口，它输出混合音频流和视频流到MPEG解码器。L105或L005解码器扩展性通道缓冲特性能够实现让你使用L108的DRAM的部分空间来存储A/V PES流，从而使L005能有更多的自由存储空间，增强L005的OSD能力。 L108为机顶盒提供一些系统功能，包括： PCR恢复和锁定

图文电视覆盖与视频解码器

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与外部设备接口的I2C总线兼容的端口 专用片选输出信号

增强Cache DRAM控制器

由于绝大多数的传送流的处理和滤波是通过硬件来实现的，故CPU（CW4001）的大部分时间能专门用于系统处理方面。

2.2 L108的接口信号描述

L108的主模式下信号总体描述如图2所示。

图2 L108信号示意图

2.2.1 L108的时钟恢复信号部分

这部分有两根信号线，信号SCLK是27MHz系统时钟输入信号线，由于系统时钟要与

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编码器端的系统时钟一致，它必须通过外部的压控振荡器提供输入。另一信号是SDET，它是一个输出信号，表示系统时钟误差信号，它来自L108内部的一个16位误差调节器，此信号用于驱动一个低通滤波器从而产生一个模拟电压去控制外面的VcxO。使VcxO输出的时钟频率严格与MPEG编码器一致。信号接口如图3所示。

图3 时钟恢复接口原理图

2.2.2 L108的CPU时钟发生器部分

这些信号产生CPU的内部时钟，其速度是其它电路部分的两倍。为严格实现CPU内部时钟两倍于系统时钟，通过锁相环来实现此模块。主要信号描述如下：

LP2：是一个双向信号，低通滤波器信号脚，此信号连接到一个外部RC滤波器从而为内部的PLL提供一个近地环路。

PLLAGND：PLL模拟地，输出信号，将PLLVSS信号返回到环行滤波器。

PLLVDD：通过PLLVDD提供一个隔离滤波3.3V电压给PLL电路，使得片内数字部分的SWITCHING 噪声不会影响PLL的稳定性。 PLLVSS：输入信号，此信号给PLL电路提供一个隔离地，使得片内数字部分的SWITCHING 噪声不会影响PLL的稳定性。 部分信号连接如图4所示。

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图4 CPU时钟发生器的部分电路

2.2.3 L108与外部MEPG-2音频视频解码器的接口部分

此部分提供L108与L005之间无缝的连接。在串行通信模式下，它可支持27Mb/s的速率，在并行模式下，可达13.5Mb/s的速率。实际速率由A/V解码器的音频和视频请求信号来控制。信号描述如下：

AREQn：输入信号，表示外部解码器接收音频的请求信号。当AREQn的为低电平时，表示外部解码器未准备好去接收音频数据。 AVD[7：0] ：音频和视频压缩数据信号，是双向信号线，通过AVD[7：0]将来自片内BUFFER或DRAM的PES输出。当为并行模式时，数据输出宽度是8位，而当为串行行模式时，仅AVD0输出数据。

AVALID：输出信号，音频数据有效标识信号，高电平将表示AVD[7：0]上正在传送的音频数据有效。

AVERRn：音频数据错误标志，输出信号，当被置为有效状态时，表示进入到解码器的音频或视频位流有一个不可恢复的错误。

VREQn：输入信号，表示外部解码器接收视频的请求信号。当VREQn的为低电平时，表示外部解码器未准备好去接收视频数据。

VVALID：输出信号，视频数据有效标识信号，高电平将表示AVD[7：0]上正在传送的视频数据有效。

2.2.4 L108的JTAG测试端口部分

这些信号驱动IEEE1149.1测试访问端口。 TCK：输入信号，测试时钟。 TDI：输入信号，测试数据输入。 TDO：输出信号，测试数据输出。 TMS：测试模式选择信号。 TRST：测试端口复位信号。

2.2.5 L108的自测试信号部分

这些信号有ECLK、IDDTN和ZTESTn。用于LSI Logic公司自测试芯片用，当芯片用于正常工作模式时，这些信号必须接一常数。其中ZTESTn与VDD相连，其它两个信号连接到VSS。

2.2.6 串口信号部分

这些信号提供L108与外面分系统连接，它让L108与外置式调制解调器，PC或终端相连。L108包含三个串行通信的端口，它们完全符合RS232的接口标准。这些信号包括以下几个信号：

CTSn0： 输入信号，低电平有效，表示外部接收器准备好数据转移。

RTSn0：输出信号，发送请求信号，低电平有效，表示PORT0的数据已准备发送。

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DSRn0：输入信号，低电平有效，表示外部终端设备已经准备好数据转移。 DTRn0：输出信号，外部终端设备的数据将可以发送。 RxD0：PORT0的接收数据信号线。 TxD：PORT0的发送数据信号线。

L108共有三个串行通信口，除了PORT0外，还有PORT1和PORT2，与之相对应的信号，但比PORT0少了一些控制信号，典型的外接分别如图5、图6和图7所示。

图 5 串口0的典型连接

图6 串口1的典型连接

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图7 串口2的典型连接

PORT0使用了四个控制信号，可用于调制解调器，也可用于通过RS232连接的PC。POR1则用于简化的调制解调器控制。 2.2.7 L108外部系统总线接口部分

这些信号提供L108与外部设备的接口，外部总线系统有16位数据线和24位地址线，一般情况下，L108控制系统总线，但一些外部设备也能在一定条件下获得总线的控制权，如DRAM控制器或其它CPU。当L108放弃总线的控制权时，L108成为一个从设备，而外部的主设备可以直接访问L108的所有资源，包括与L108相连接的DRAM，所有的总线数据处理均同步于27MHz的系统时钟。 ADDR[23：0]：，地址信号线，主模式下，为输出信号。从模式下为输入信号。 Asn：地址线闸门，表示地址线信号上的数据有效。，方向与地址信号线一致。 BGn：总线许可信号，主模式下有效，为输出信号。当有外部设备使BRQn信号有效时，L108通过输出BG的有效信号，使这个外部设备获得系统总线的控制权。

BGAn：总线许可权获得确认信号，工作在从模式下有效，为输入信号。外部主设备通过输出BGAn的有效信号表明它拥有了总线的控制权，当此设备想放弃总线的控制权时才使BGAn信号无效。

BRQn：总线控制请求信号，主模式下，为输入信号，当外部设备发出这个有效信号时，表示此设备想拥有系统总线的控制权。

CSn[3：0]：工作在主模式下，输出信号，外部设备的片选信号，其中CSn0和CSn3分别对于BOOT ROM和解码器L005接口有独特的方式。

CSn_008：输入信号，工作于从模式下。当外部主设备使此信号为低时，表示外部主设备想访问L108的内部寄存器或由CSn[3：0]驱动的外部I/O或DRAM设备。当工作在主模式下，此信号无论有效否，都被忽略。

DMACKn：DMA通道应答信号，输入信号，来自于外部DMA控制器。要进行DMA方式通信，必须要DMA控制器获得总线的控制权，且在DMA通信的时间里CSn_008为低。 DMRQn：DMA通信请求。输出信号，表示L108的IEEE1284请求一个DMA方式通信。 DSn；数据闸门信号。高到低的跳变表示DATA[15：0]正在传送有效数据。而低电平到高电平的变化表示应外部设备抓取数据。 DATA[15：0]：数据总线通道。

DSACKn[1：0]：数据总线宽度应答信号。11表示等待状态，10表示总线宽度为8位，01表示宽度为16位，00为虚拟32位应答。

INTn4：中断信号，是一个非屏蔽中断，用于最高优先级的系统需要。

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INTn[3：0]：中断信号，为屏蔽中断，可设置成电平触发或边沿触发，表示一个外部设备想访问CPU。

MCLK：输出，主时钟。

OEn；输出使能信号，表示L108想从外部设备如FLASH或SRAM中读取数据。 OP_MODE[1：0]：用于测试目的，正常操作模式时置于00。 R/Wn：读写控制信号。主模式下为输出，从模式下为输入。

RESETn：异步复位信号，复位信号有效持续时间必须至少16个系统时钟。 SIZE[1：0]：转移尺寸。表示当前总线时钟的操作数尺寸信号。 L108的DRAM接口部分

这些信号给L108与外部的DRAM设备提供接口，接口有16位数据线，提供8位或16位访问。提供RASn1和RASn0信号实现一片或两片DRAM 配置。 BA9/RASn1：DRAM的第9位地址线或片1的行地址闸门信号 BA[8：0]：DRAM地址总线 BD[15：0]：DRAM数据总线

CASHn0：片0高字节列地址闸门信号，表示当前BA[8：0] 正在传送列地址信号，而数据通过BD[15：8]传送。

CASLn0：片0低字节列地址闸门信号，表示当前BA[8：0] 正在传送列地址信号，而数据将通过BD[7：0]传送。

WEn0：输出信号，片0写使能信号

RASn0：行地址闸门信号，当L108被设置成512页时，高到低的跳变提示外部SDRAM锁存BA[8：0]信号。而当被设置成1024页时，将使用BA[9：0]。

由于L108可接两片DRAM，故还有另一片相应的信号CASHn1、CASLn1和WEn1等。 2.2.8 L108并行接口及附加端口

这些信号给L108和外部设备间提供并行通信通道。端口通信完全遵从IEEE1284标准并可支持多种模式。这个端口同时也可是其它主机的从设备。L108并口内部结构如图8所示。

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图8 并行接口原理图

ACKn/AUXVn ：输出信号，当为有效时，有效数据被锁定于L108的IEEE1284输入寄存器中。当L108被设置成提供AUX端口能力，信号变为AUXVn，输出信号，表示当前PDATA[7：0]转移传输流。

AUTOFDn：一般目的控制信号，其功能可通过IEEE1284的命令寄存器进行设置。 BUSY：双向信号，设备忙信号。当信号有效时，表示并口未准备好数据转移。 FAULTn：输出信号，错误提示信号，表示端口在操作时出现了一个错误。 INITn：外设初始化信号，输入信号。当为低电平时，对端口进行复位。 OP_MODE2/DATA_DIR：复位时被用于一个STRAP选择，而复位后，用于数据总线BUFFER。 PDATAn[7：0]：双向信号，并行I/O数据信号线，用于其它主机与此端口传送数据。当被设置成AUX模式时，数据线将传送来自分接器的传输流。

PERROR：外设错误标志符，输出信号，表示此端口在数据处理过程中发现了一个错误，当PERROR被置为有效态时，FAULTn将被同时被置为有效态。

SELECT：输出信号，外设选择信号，被置为高电平时，表示此端口被选而连接到其它主机。 SELECTINn：外设选择标识符，输入信号，当为低电平时，表示外部主机想选择此外设。 STROBEn：输入信号，表示数据有效。 2.2.9 I2C总线接口

SCL：串时钟线，双向信号 SDA：串数据线，双向信号 I2C总线接口如图9所示。

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图9 I2C总线接口示意图

2.2.10 图文电视接口

TTXDATA：图文数据，输出信号，直接提供给视频编码器。

TTXREQ：图文数据请求信号，为输入信号，表示外部视频编码器设备请求通过TTXDATA传送图文数据。

图10 图文电视接口示意图

2.2.11 L108的智能卡接口部分

全部为双向信号。可接两个智能卡，示意图P219

SC0_C4：此信号连接到智能卡的C4脚，接一上拉电阻。 SC0_C8：此信号连接到智能卡的C8脚，接一上拉电阻。 SC0_CLK：智能卡0的时钟信号，给智能卡提供时钟信号。

SC0_DETECT：智能卡 0检测信号，当为高电平时，表示一个智能卡被插入SLOT0。 SC0_I/O：智能卡0与L108传送数据的通道。外接上拉电阻。

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SC0_RSTn：智能卡0的复位信号。

SC0_VCC_ENn：智能卡0的VCC使能信号，用于电源的开关控制。 SC0_VPP_ENn：智能卡0的VCC使能信号，用于电源的开关控制。

对于智能卡1有智能卡0相同的接口信号。一个智能卡的参考连接如图11所示。

图11 智能卡接口示意图

2.2.12 L108通用目的（GPIO）信号部分

这些信号用于建造一个通用目的I/O端口，这些端口让你控制和监视不同的外部事件，除了一部分专用的通用目的的I/O端口，还有上面其它一些端口可临时被作为通用目的I/O脚。临时被分配成通用I/O脚是通过通用目的模式寄存器来进行设置的。

专用的GPIO有10个信号。其它临时作为GPIO的有40个信号，总共有50个I/O信号。下面对10个专用的GPIO做一些说明。

GPIO[49：45，43：40]：这些信号可被编程为驱动一个值写入存储器映射的寄存器或从存储器映射的寄存器中读出数据。由于测试目的，规定GPIO46在复位时必须为拉至高电平。

GPIO44：除了具有上面各信号的功能，还可以作为STRAP选择，表示系统中使用ROM的数据位宽度。

3 L005的信号描述

3.1 L005功能介绍

上面重点分析了L108的内部构成。下面介绍另一重要芯片L005的接口部分。L005用于基于MPEG-2算法的数字音频和视频解码系统。L005的信号分布如图12所示。

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图12 L005管脚分布图

3.2 L005信号具体描述

从图12中可以看出，L005的信号也分为几部分。 3.2.1 用户接口部分

此接口主要用来根据用户对L005的功能要求，去配置L005相应的寄存器。当从L108处并行进行PES流数据传送时，8位数据线还用于传送并行编码的MPEG-2流。

A[2：0]：3位地址信号线，输入信号。 D[7：0]：双向数据信号线。

CS：片选信号，输入。当为有效信号时，表示主机将对该片进行操作。 READ：读写控制信号。

WAIT：输出信号，低有效的WAIT表示当前用户接口正在传送数据。 INTR：中断信号线，输出信号。 3.2.2 视频音频PES流通道

主要是与L108进行接口。两个芯片能无缝地握手。除了将L108的解码通道数据线AVD[7：0]要与L005的用户接口部分的D[7：0]相连，L108的AVD0接SERI。还得提供串行通信时钟SCLKI。

AREQ：音频传输请求，输出信号

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AVALID：音频数据有效，输入信号 ERROR：错误标志符，输入信号。 SCLKI：串行时钟，输入信号。 SERI：串行数据输入。

VREQ：视频传输请求，输出信号。 VVALID：视频数据有效，输入信号

上面各信号的含义是与L108的接口部分相应信号是一致的。 3.2.3 L005与视频编码器的接口部分

BLANK：表示复合信号输出标志符

CREF：有效时表示当前PD[7：0]传输的数据是Cb分量 HS：水平同步信号

PD[7：0]：像素数据输出总线 VS：垂直同步信号 RESET：复位信号

OSD：当被配置成输出时，表示在像素输出端口输出的像素包含OSD的合成数据。当作为输入时，此信号是以场基础显示OSD的使能信号。

SYSCLK：设备系统时钟，为27MHz

除了OSD信号外，其它信号与AVD7175A视频编码器的相应无缝连接。数据线PD[7：0]连接编码器的PD[7：0]，BLANK连接编码器的BLANK，HS信号连接编码器的HSYNC信号，VS连接编码器的FIELD/VSYNC，CREF同编码器的CREF相连。RERET（复位信号）连接编码器的RERET信号。 3.2.4 L005与音频转换器的接口

LSI提供的套片方案中音频转换器是PCM1723。 BCLK：串行DAC位时钟，输出信号。

LRCLK：串行DAC左/右时钟，输出信号，表示采样数据属于左边或右边的立体声通道。

ASDATA：音频串行数据线，输出信号。

ACLK：外部音频时钟，输入信号，应为音频采样时钟的256倍或384倍。 BCLK与音频转换器的BCKIN连接，ASDATA则与DIN IN相连，LRCLK则与LRC IN相连，ACLK与SCKO相连。 3.2.5 PLL接口

AGND：PLL模拟地。 AVDD：PLL模拟电源。 Pin69：环行滤波器连接。 其电路连接如图13所示。

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图13 L005的PLL连接图

3.2.6 DRAM接口

BA[8：0]：DRAM地址线。 BD[63：0]：DRAM数据线。 CAS：列地址选择信号。 OE：输出使能信号。 RAS：行地址选择。 WE：DRAM写使能。

其与DRAM的接口如图14所示：

图14 L005与DRAM接口

3.2.7 SDRAM接口

SBA[11：0]：SDRAM地址线。 SBD[15：0]：SDRAM数据线。 SCAS：SDRAM列地址选择。 SCLK：同步系统时钟。 SCKE：同步时钟使能。 SCS：SDRAM片选信号。 SDQM：同步数据屏蔽信号。

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SRAS：SDRAM行地址选择。 SWE：同步写使能。

TESTCLK：测试时钟，当PLL的时钟由于BYPASS被置为低电平而被旁路时，此信号脚用作时钟的输入。

BYPASS：PLL 旁路信号，输入信号。当被置为低电平时，使得PLL的时钟被旁路。正常PLL操作时应接一电阻（建议4.7K欧姆）后连到电源。

其与SDRAM接口如图15所示：

图15 L005与SDRAM接口

4 视频编码器

套片中采用的编码器是ADV7175A，其信号描述如图16所示。

由于重要接口已经在前面讨论中提到，信号具体含义如图中所示，主要说明的是ADV7175A的寄存器的设置是通过I2C总线来实现的，即两根信号线SCLK（I2C总线时钟线）和SDATA（I2C总线的数据线）。

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图16 视频编码器的I/O及定义

5 音频DAC转换器

套片中采用的音频DAC转换器是PCM1723，信号描述如图17所示。主要信号连接在与L005连接处已阐述。需要说明的是三个信号线MD，ML和MC，这写信号用来设置PCM1723的四个寄存器。其时序如图18所示：

寄存器的地址由MD信号中B10和B9的值决定，即当要设置某一寄存器时，必须使MD传送的数据中的B10和B9与此寄存器规定的值一致。故在控制此芯片时的接口要考虑采用一些附加逻辑。

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图17 PCM1723的I/O及定义

图18 PCM1723的寄存器写时序

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